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논문 기본 정보

자료유형
학술대회자료
저자정보
이호경 (인하대학교) 강진구 (인하대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2007년도 SOC 학술대회
발행연도
2007.5
수록면
297 - 300 (4page)

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이 논문에서는 10G ethernet등 직렬 통신용 수신단에 필요한 Word Alignment Block과 Comma Detect Block을 간략화한 1:10 Demultiplexer를 0.18μm CMOS 공정으로 설계 및 시뮬레이션이 진행했다. 제안된 구조의 Demultiplexer는 데이터 전송 대역폭과 동일한 주파수를 갖는 클럭을 이용하며, 직렬 데이터를 병렬 데이터로 변환할 때 모듈이 아닌 넷 라우팅과 클럭 분 주기를 이용하여 회로를 간략화 시켰다. 시뮬레이션 상에서 1 Gbps에서 3.125 Gbps까지 하며, 3.125 Gbps 동작 시 16mW의 파워를 소비한다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험
Ⅳ. 결론
참고문헌

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