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저자정보
Sang lae Kim (Konkuk University) Tae pyeong Kim (Konkuk University) Hyo jin Nam (Konkuk University) Yong beom Cho (Konkuk University)
저널정보
대한전자공학회 대한전자공학회 학술대회 2007년도 SOC 학술대회
발행연도
2007.5
수록면
236 - 239 (4page)

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The (24, 12, 8) Extended Golay code is a linear error correcting code that can correct all patterns of three or fewer errors in 24 bit positions[1]. It is simple compared with other error correcting code, so it can reduce chip size and power. In this paper, we describe how to design the (24, 12, 8) Extended Golay code which include interleaver especially Hardware design by VHDL. We perform the functional simulation with Modelsim 6.0 of Mentor Graphics, and syntheses with simplify pro 7.6 of synplicity. Finally, for testing and verification, we use FPGA in Altera"sCyclon. Especially this Golay code is focused on reducing memory, so without syndrome table, other block consist of non memory system.

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. (24, 12, 8)EXTENDED GOLAY CODE
Ⅲ. VERIFICATION IN SIMULINK OF MATLAB
Ⅳ. DESIGN OF EXTENDED GOLAY CODE
Ⅴ. CONCLUSION
ACKNOWLEDGEMENT
REFERENCES

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