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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2011.4
- 수록면
- 153 - 157 (5page)
이용수
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이 논문은 LISA 언어를 이용하여 SIMD 프로세서를 구현할 때 발생할 수 있는 vector reduction unit 처리 시간을 최소화 하는 방법에 대한 것이다. Vector reduction 연산은 vector 데이터를 입력으로 받아 scalar 데이터 형태로 변환하는 연산으로 신호처리 동작에서 빈번히 사용된다. 이 연산은 데이터의 병렬처리 특성을 활용하며 그 처리 시간이 다른 연산에 비하여 길지 않도록 할 수 있으나 이를 위해서는 LISA 언어를 이용하여 기술할 때 컴파일 과정에서 불필요한 데이터 의존성을 고려하지 않도록 표현해야 한다. 이 논문에서 제안하는 방식을 적용하면 64개의 연산장치를 가지는 SIMD에서 vector reduction 연산의 처리시간을 10배 가량 단축할 수 있다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. SIMD 구조에서 Vector Reduction 과정
Ⅲ. 실험
Ⅳ. 결론
참고문헌
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UCI(KEPA) : I410-ECN-0101-2013-569-000249833