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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2011.4
- 수록면
- 39 - 42 (4page)
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반도체 시스템의 집적도가 높아지고 복잡해 짐에 따라 설계기간과 비용이 증가하고 있다. 따라서 프로그래밍이 가능한 FPGA의 사용이 증가하고 있다. FPGA의 배치를 위한 기법중 하나인 simulated annealing (SA)기법은 온도 함수에 따라 설계 규칙 등의 조건하에서 확률적으로 소자들의 배치를 바꾸는 기법이다. 본 논문에서는 SA 배치 알고리즘에 새로운 inflation&deflation 기법을 추가하여 FPGA 배치의 half perimeter wire-length(HPWL) 비용을 줄이고자 하였다. Inflation에서는 density가 1이하이어야 한다는 조건을 완화하여 하나의 cell에 구현가능한 한계보다 더 많은 소자를 배치한 후에, deflation과정에서 density 조건을 만족하도록 넘치는 소자를 비용을 최소화하면서 주변 cell로 이동한다. 실험의 결과 제안한 알고리즘을 사용하는 경우, 사용하지 않은 경우보다 평균적으로 HPWL 비용을 6.23% 줄일 수 있었다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험
Ⅳ. 결론
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UCI(KEPA) : I410-ECN-0101-2013-569-000249560