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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2011.4
- 수록면
- 23 - 26 (4page)
이용수
초록· 키워드
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최근 시스템의 규모가 커지고 복잡해지면서, 이미 설계 및 검증 되어진 기능블록의 재사용이 증가하고 있다. 기능 검증에 대한 부담이 증가할수록 올바른 검증환경의 구성이 더욱 중요해진다. SystemVerilogs는 Verilog HDL을 기반으로 상위추상화수준 언어의 특징들을 추가하여 설계언어의 특징과 검증언어의 특징을 모두 갖는다. 동일한 언어로 설계기술, 기능 시뮬레이션, 검증을 진행할 수 있다는 것은 시스템 걔발에 큰 이점을 갖는다. 본 논문에서는 SystemVerilog를 이용하여 계층적 검증환경을 구현하고 설계한 기능블록들로 구성된 DUT(design under test)을 적용하여 그 기능을 검증한다. 이를 통해 검증환경과 DUT 사이의 인터페이스의 부분적인 변경을 통해 검증환경이 다른 하드웨어의 기능 검증에 재사용가능함을 보인다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험
Ⅳ. 결론
참고문헌
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UCI(KEPA) : I410-ECN-0101-2013-569-000249520