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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2011.4
- 수록면
- 8 - 11 (4page)
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본 논문에서는 QVGA급 LDI의 pusedo-SRAM 구조를 이용한 그래픽 메모리를 설계한다. 저면적 구현을 위해 DRAM 기반의 pseudo-SRAM 구조로 설계하고, 센싱 특성 개선과 line-read 동작 시 구동력 향상을 위해 bit line을 분할한 cell array 구조를 적용한다. dual port동작과 refresh 동작에 따른에 신호 충돌을 막기 위한 충돌방지 회로와 refresh에 따른 소모 전력 감소를 위해 sleep mode 제어 기능을 설계한다. 시뮬레이션 결과, cell array구조는 bit line의 R과 C가 줄어들어, △V<SUB>H</SUB>는 133㎷로 170%, △V<SUB>L</SUB>은 131㎷로 158%가 증가하였으며, T<SUB>GHGSH</SUB>는 약 30% 감소하여 센싱 특성이 개선되었다. 또한, 그래픽 메모리의 주요 명령인 LRD 동작시에 대량의 data가 동시에 전송되어 발생하는 전류는 약 40%로 크게 줄어들어 전력소모가 감소되었다. 칩은 매그나칩 0.11㎛ CMOS High Voltage 공정을 사용하여 구현하였고, 메모리 셀 어레이의 크기는 2 × 4195.8㎛ × 257.9㎛ 이고, refresh 제어, 신호충돌, timing회로를 포함한 로직 회로의 크기는 209.8㎛ × 257.9㎛이다. 탐침 스테이션을 통하여 웨이퍼 레벨에서 메모리 동작을 확인하였다.
목차
요약
Ⅰ. 서론
Ⅱ. QVGA급 LDI의 그래픽 메모리 설계
Ⅲ. 시뮬레이션 결과 및 칩 구현
Ⅳ. 결론
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