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논문 기본 정보

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학술저널
저자정보
이주환 (연세대학교) 박기현 (연세대학교) 강성호 (연세대학교)
저널정보
대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 第48卷 SD編 第7號
발행연도
2011.7
수록면
30 - 36 (7page)

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많은 반도체 회사들이 메모리 층 사이에서 수직 버스의 역할을 하는 TSV를 사용한 3차원 메모리를 개발하고 있다. 3차원 메모리는 KGD로 이루어지며, 만약 추가 고장이 접합 공정 중에 발생한다면, 반드시 수리되어야 한다. 공유 예비 셀을 가지는 3차원 메모리의 수율을 증진시키기 위해서, 3차원 메모리 내의 메모리 다이를 효과적으로 적층하는 다이 매칭 방법이 필요하다. 본 논문에서는 공유 예비 셀을 가지는 3차원 메모리의 수율 증진을 위해 접합 공정에서 추가 고장이 발생하는 경우를 고려한 다이 매칭 방법을 제안한다. 세 가지 경계 제한 조건이 제안하는 다이 매칭 방법에서 사용된다. 이 조건은 3차원 메모리를 제작하기 위해 선택하는 메모리 다이의 검색 범위를 제한한다. 시뮬레이션 결과는 제안하는 다이 매칭 방법이 3차원 메모리의 수율을 크게 향상 시킬 수 있음을 보여 준다.
#Yield enhancement #Die-matching method #3D memory #Inter-die redundancy

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 제안하는 다이 매칭 방법
Ⅲ. 실 험 결 과
Ⅳ. 결론
참고문헌
저자소개

참고문헌 (11)

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1. [학술지(정기간행물)] - V.F. Pavlidis / 2009 / Interconnect-based design methodologies for three-dimensional integrated circuits / Proceedings of the IEEE 97 (1) : 123 ~ 140 google schola 2. [학술대회논문] - S.S. Iyer / 2009 / Process-design considerations for three dimensional memory integration / Proc. Symp. VLSI Tech. : 60 ~ 63 google schola 3. [학술지(정기간행물)] - H. Sun / 2009 / 3D DRAM design and application to 3D multicore systems / IEEE Design Test Comput. 26 (5) : 36 ~ 47 google schola 4. [학술지(정기간행물)] - H.-H.S. Lee / 2009 / Test challenges for 3D integrated circuits / IEEE Design Test Comput. 26 (5) : 26 ~ 35 google schola 5. [학술대회논문] - E.J. Marinissen / 2009 / Testing 3D chips containing through-silicon vias / Proc.Int.Test Conf.(ITC) : 1 ~ 11 google schola

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