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논문 기본 정보

자료유형
학술저널
저자정보
김동균 조성익 (전북대학교)
저널정보
대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 第48卷 SD編 第5號
발행연도
2011.5
수록면
18 - 24 (7page)

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DEM(Dynamic Element Matching) 기법중의 하나인 DWA(Data Weighted Averaging)는 멀티비트 Sigma-Delta Modulator에서 피드백 DAC의 단위요소 커패시터 부정합으로 인한 비선형성을 제거하기 위하여 널리 이용된다. 본 논문에서는 기존 DWA 구조에서 적용된 클록 타이밍을 조정하여 양자화기 데이터 코드 출력을 Latch 하는 2<SUP>n</SUP> Register 블록을 2<SUP>n</SUP> S-Rlatch 블록으로 대체하여 MOS Tr.를 줄임과 더불어 여분의 클록을 제거하였고, n-bit 데이터 코드를 지연시키기 위해 사용되는 2개의 n-비트 Register 블록을 1개의 n-비트 Register 블록으로 감소시켰다. 개선된 DWA 구조를 이용하여 3차 3-비트 SC(Switched Capacitor) Sigma-Delta Modulator를 설계한 후, 입력 주파수 20㎑, 샘플링 주파수 2.56㎒에서 0.1% DAC 단위요소 커패시터 부정합을 갖도록 하여 시뮬레이션 한 결과 기존의 구조와 동일한 해상도를 얻을 수 있었고, 222개의 MOS Tr 수를 줄일 수 있었다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 개선된 DWA 구조
Ⅲ. 3차 3-비트 SC Sigma-Delta Modulator 회로 설계
Ⅳ. 시뮬레이션 및 고찰
Ⅴ. 결론
참고문헌
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UCI(KEPA) : I410-ECN-0101-2013-569-000624676