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논문 기본 정보

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학술대회자료
저자정보
윤진성 (연세대학교) 최우영 (연세대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2008년도 SOC 학술대회
발행연도
2008.5
수록면
101 - 104 (4page)

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본 논문에서는 VLSI 회로에서 지연을 최소화하기 위해 인터커넥션 라인을 모델링 하였다. 인터커넥션 라인에 존재하는 저항과 캐패시턴스, 인덕턴스 성분들을 수식과 EM 시뮬레이션으로 추출하여 모델링을 하였다. 인터커넥트 지연을 측정하기 위해서 6단 링 오실레이터에 모델링된 인터커넥션을 사용하여 시뮬레이션을 한 후, 제작하여 인터커넥트 지연을 최소화하는 방법을 연구하였다.
#interconnection modeling #parasitic component #delay model

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험
Ⅳ. 결론
참고문헌

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