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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2010.5
- 수록면
- 94 - 99 (6page)
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본 논문에서는 디지털 제어 발진기의 전력소모를 최적화하는 설계기법을 제안한다. 디지털 제어 발진기의 Coarse tuning 비트수와 Fine tuning 비트수를 조절하여 LSB Resolution, 주파수 범위, 선형성, 이식성에는 영향을 주지 않고 전력소모를 최적화한다. 이를 위해 제어 비트에 따른 디지털 제어 발진기의 전력소모 변화를 분석하였다. 본 논문에서는 0.13㎛ 1.2V CMOS 라이브러리를 이용하여 제안한 설계기법을 적용한 경우와 그렇지 않은 경우를 모두 설계, 모의실험 및 검증하였다. 제안한 설계기법을 적용한 디지털 제어 발진기는 모의실험결과 283㎒부터 1.1㎓의 클록을 생성할 수 있으며, LSB Resolution은 1.7㎰이다. 디지털 제어 발진기의 출력 주파수가 1㎓일 때 전력소모는 2.789㎽이다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 전력소모 최적화 설계기법
Ⅲ. 검증 결과
Ⅳ. 결론
참고문헌
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참고문헌 (7)
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1. [단행본] - B.Razavi / 2001 / Design of Analog CMOS Integrated Circuits / McGraw-Hill
2. [학술지(정기간행물)] - M.Maymandi-Nejad / 2005 / A monotonic digitally controlled delay element / IEEE J. Solid-State Circuits 40 (11) : 2212 ~ 2219
3. [학술지(정기간행물)] - R.B.Staszewski / 2007 / All-digital PLL with ultra fast settling / IEEE Trans. Circuits Syst. II, Exp. Briefs 54 (2) : 181 ~ 185
4. [학술지(정기간행물)] - Byoung-Mo Moon / 2008 / Monotonic Wide-Range Digitally Controlled Oscillator Compensated for Supply Voltage Variation / IEEE Trans. Circuits yst. II, Exp. Briefs 55 (10) : 1036 ~ 1040
5. [학술지(정기간행물)] - T.Olsson / 2004 / A digitally controlled PLL for SoC applications / IEEE J. Solid-State Circuits 39 (5) : 751 ~ 760
2. [학술지(정기간행물)] - M.Maymandi-Nejad / 2005 / A monotonic digitally controlled delay element / IEEE J. Solid-State Circuits 40 (11) : 2212 ~ 2219
3. [학술지(정기간행물)] - R.B.Staszewski / 2007 / All-digital PLL with ultra fast settling / IEEE Trans. Circuits Syst. II, Exp. Briefs 54 (2) : 181 ~ 185
4. [학술지(정기간행물)] - Byoung-Mo Moon / 2008 / Monotonic Wide-Range Digitally Controlled Oscillator Compensated for Supply Voltage Variation / IEEE Trans. Circuits yst. II, Exp. Briefs 55 (10) : 1036 ~ 1040
5. [학술지(정기간행물)] - T.Olsson / 2004 / A digitally controlled PLL for SoC applications / IEEE J. Solid-State Circuits 39 (5) : 751 ~ 760
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