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본 논문에서는 5.2 ㎓에서 입력 신호의 크기에 따라 효율적으로 동작하는 저잡음 증폭기를 0.18 ㎛ CMOS 공정을 이용하여 설계하였다. 제안된 회로는 궤환 회로와 2단 저잡음 증폭기로 구성되어 있으며, 궤환 회로의 경우 7개의 함수 블록으로 구성되어 있다. 본 논문에서는 변화되는 신호 전압을 감지하는 것과 이전 상태를 기억하는 저장 회로에 초점을 두어 불필요한 전력 소비를 제거하였다. 기억 기능 특성을 갖는 궤환 회로의 출력값을 이용하여 통제되는 저잡음 증폭기는 11.39 ㏈에서 22.74 ㏈까지 변하며, 최고 이득 모드일 때 잡음 지수가 최적화 되도록 설계되었다. 변환 저잡음 증폭기는 1.8 V의 공급 전압에 대해서 5.68～6.75 ㎽를 소비한다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 변환 이득 저잡음 증폭기 설계
Ⅲ. 시뮬레이션 결과
Ⅳ. 결론
참고문헌
참고문헌 (11)
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1. [학술지(정기간행물)] - C.Cha / 2003 / A 5.2-GHz LNA in 0.35 um CMOS utilizing inter-stage series resonance and optimizing the substrate resistance / IEEE Journal of Solid-State Circuits 38 : 669 ~ 672
2. [학술지(정기간행물)] - A.Vallese / 2009 / Analysis and design of an integrated notch filter for the rejection of interence in UWB system / IEEE Journal of Solid-State Circuits 44 : 331 ~ 343
3. [학술지(정기간행물)] - K.Han / 2005 / Complete high-frequency thermal noise modeling of short-channel MOSFETs and design of 5.2 GHz low noise amplifier / IEEE Journal of Solid-State Circuits 40 : 726 ~ 735
4. [기타자료] - R. Barker / 2005 / CMOS Circuit Design Layout Simulation / IEEE Pressseries on Microelectronic System : 985 ~ 995
5. [학술지(정기간행물)] - D. K. Shaeffer / 1997 / A 1.5 V, 1.5 GHz CMOS low noise amplifier / IEEE Journal of Solid- State Circuits 32 : 745 ~ 759
2. [학술지(정기간행물)] - A.Vallese / 2009 / Analysis and design of an integrated notch filter for the rejection of interence in UWB system / IEEE Journal of Solid-State Circuits 44 : 331 ~ 343
3. [학술지(정기간행물)] - K.Han / 2005 / Complete high-frequency thermal noise modeling of short-channel MOSFETs and design of 5.2 GHz low noise amplifier / IEEE Journal of Solid-State Circuits 40 : 726 ~ 735
4. [기타자료] - R. Barker / 2005 / CMOS Circuit Design Layout Simulation / IEEE Pressseries on Microelectronic System : 985 ~ 995
5. [학술지(정기간행물)] - D. K. Shaeffer / 1997 / A 1.5 V, 1.5 GHz CMOS low noise amplifier / IEEE Journal of Solid- State Circuits 32 : 745 ~ 759
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