블록 암호 ARIA를 위한 고속 암호기/복호기 설계

河成珠; 李鍾浩

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자료유형: 학술저널

저자정보: 河成珠 (인하대학교) 李鍾浩 (인하대학교)

저널정보: 대한전기학회 전기학회논문지 전기학회논문지 제57권 제9호

발행연도: 2008.9

수록면: 1,652 - 1,659 (8page)

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With the increase of huge amount of data in network systems, ultimate high-speed network has become an essential requirement. In such systems, the encryption and decryption process for security becomes a bottle-neck. For this reason, the need of hardware implementation is strongly emphasized. In this study, a mixed inner and outer round pipelining architecture is introduced to achieve high speed performance of ARIA hardware. Multiplexers are used to control the lengths of rounds for 3 types of keys. Merging of encryption module and key initialization module increases the area efficiency. The proposed hardware architecture is implemented on reconfigurable hardware, Xilinx Virtex2-pro. The hardware architecture in this study shows that the area occupied 6437 slices and 128 BRAMs, and it is translated to throughput of 24.6Gbit/s with a maximum clock frequency of 192.9㎒.

#ARIA #Cryptography #FPGA #Pipeline #Encrypt

참고문헌 (17)

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1. [학술지(정기간행물)] - 임용진 / 2005 / 스트림 암호의 발전 방향 / 정보과학회지 23 (1) : 40 ~ 45

2. [인터넷자원] - / /

3. [기타자료] - Daesung Kwon / 2003 / "New block cipher: ARIA", In Proc. Information Security and Cryptology (ICISC'03), Seoul, Korea, LNCS 2971, Springer-Verlag, pp. 432-445, November 27~28, 2003

4. [학술지(정기간행물)] - 장환석 / 2006 / 64비트 마이크로프로세서에 적합한 블록암호 ARIA 구현방안 / 정보보호학회지 16 (3) : 63 ~ 74

5. [학술지(정기간행물)] - 박진섭 / 2005 / ARIA 암호 알고리즘의 하드웨어 설계 및 구현 / 전자공학회논문지 42 (4) : 29 ~ 36

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