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In this paper, we propose a simple numerical formula which can estimate the additional delay time due to interconnection branches in general source-termination scheme. We show that interconnection branches have influence on both signal quality and time delay. Using the proposed numerical formula, time delay can be easily predicted by system designers.
목차
Abstract
1. 서론
2. 연결선 분기의 영향
3. 연결선 분기로 인한 신호 지연시간 예측
4. 결론
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참고문헌 (9)
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1. [단행본] - Brian Young / 2000 / Digital Signal Integrity Modeling and Simulation with Interconnects and Packages / Prentice-Hall
2. [단행본] - Sephen H. Hall / 2000 / High-Speed Digital System Design / John Wiley & Sons
3. [학술지(정기간행물)] - Green L. / 1999 / Understanding the importance of signal integrity / Circuits and Devices Magazine 15 (6)
4. [학술지(정기간행물)] - Schuster C. / 2001 / Parasitic modes on printed circuit boards and their effects on EMC and signal integrity / Electromagnetic Compatibility 43 (4)
5. [단행본] - Pitica D. / 2003 / Signal integrity face to face with EMC in PCB design / Electronics Technology: Integrated Management of Electronic Materials Production
2. [단행본] - Sephen H. Hall / 2000 / High-Speed Digital System Design / John Wiley & Sons
3. [학술지(정기간행물)] - Green L. / 1999 / Understanding the importance of signal integrity / Circuits and Devices Magazine 15 (6)
4. [학술지(정기간행물)] - Schuster C. / 2001 / Parasitic modes on printed circuit boards and their effects on EMC and signal integrity / Electromagnetic Compatibility 43 (4)
5. [단행본] - Pitica D. / 2003 / Signal integrity face to face with EMC in PCB design / Electronics Technology: Integrated Management of Electronic Materials Production
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