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논문 기본 정보

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대한전자공학회 전자공학회논문지-TC 電子工學會論文誌 TC編 第46卷 第4號
발행연도
2009.4
수록면
40 - 45 (6page)

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본 논문에선 리드솔로몬 디코더의 오류위치 탐색장치와 오류치 계산장치중 오류치 계산기의 효율적 설계에 대해 서술한다. 오류치계산은 오류위치가 결정이 되면 선형 연립방정식의 해를 구하면 되나 갈로이스 장상에서 승산장치, 제산장치등의 회로가 구성되져야 한다. 본 논문은 이들 연산회로의 효율적 설계법에 대해 기술하고 있다. 오류위치 계산장치의 설계법은 이미 많은 학자및 기술자들에 의해 연구가 진행되어 여기서는 오류값 계산장치에 대해 주로 연구를 진행 하였다.

목차

요약
Abstract
Ⅰ. Introduction
Ⅱ. Error Value Generation when its Location is Known
Ⅲ. Structure of Error Value Generating Arithmatic Logic Unit for Reed Solomon Decoder
Ⅳ. Detailed Explanation of Divider Circuit for ALU using Galois Subfield.
Ⅴ. Conclusion and Discussion
References
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참고문헌 (8)

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