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Korean Institute of Information Scientists and Engineers 정보과학회논문지 : 컴퓨팅의 실제 및 레터 정보과학회논문지 : 컴퓨팅의 실제 및 레터 제15권 제3호
발행연도
2009.3
수록면
211 - 215 (5page)

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이 논문의 연구 히스토리 (2)

2009

함수 블록 다이어그램으로 구현된 PLC 프로그램에 대한 정형 검증 기법
지은경 ,  전승재 ,  차성덕 정보과학회논문지 : 컴퓨팅의 실제 및 레터 2009.03 학술저널

2008

함수 블록 다이어그램으로 구현된 PLC 프로그램에 대한 정형검증
지은경 ,  전승재 ,  차성덕 한국정보과학회 학술발표논문집 2008.06 학술대회자료

초록· 키워드

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프로그래머블 로직 콘트롤러(PLC)가 원자력 계측제어 시스템과 같은 안전 필수 시스템 구현에 많이 사용됨에 따라, PLC 프로그램에 대한 정형검증의 필요가 높아지고 있다. 본 연구에서는 함수 블록 다이어그램(FBD)으로 구현된 PLC 프로그램에 대한 자동화된 정형검증 기법을 제안한다. FBD 프로그램을 검증하기 위해서 먼저 FBD 프로그램을 검증언어인 Verilog로 변환하고, 변환된 Verilog 모델에 대해 SMV 모델체커를 호출해 모델체킹을 수행한다. 자동화를 위해 FBDVerifier 도구를 개발하였다. FBD Verifier는 FBD 프로그램으로부터 Verilog 모델로의 자동변환 기능뿐 아니라 모델체킹 결과 생성된 반례를 직관적이고 효과적으로 분석할 수 있는 기능 또한 제공한다. 제안된 기법과 도구를 사용해 원전계측제어시스템 개발사업단의 원자로 보호시스템에 대한 방대한 양의 FBD 프로그램을 성공적으로 검증하였다.
#프로그래머블 로직 콘트롤러 #함수 블록 다이어그램 #정형검증 #모델체킹 #반례분석 #Programmable Logic Controller #Function Block Diagram #Formal Verification #Model Checking #Counterexample Analysis

목차

요약
Abstract
1. 서론
2. 배경
3. FBD로부터 Verilog 모델로의 변환
4. 사례 연구 및 FBDVerifier 도구
5. 관련 연구
6. 결론
참고문헌

참고문헌 (0)

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