OpenRISC 코어의 성능향상을 위한 캐쉬 구조 설계

정홍균; 류광기

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자료유형: 학술저널

저자정보: 정홍균 류광기

저널정보: 대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編第46卷第1號

발행연도: 2009.1

수록면: 68 - 75 (8page)

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최근 마이크로프로세서의 성능이 빠르게 향상됨에 따라 주 메모리의 접근 시간이 증가하고 있어 캐쉬의 필요성이 증대되고 있다. 직접사상 캐쉬는 주 메모리의 각각의 블록이 하나의 캐쉬 라인에 사상되는 구조로서 사상되는 규칙이 간단하지만 서로 다른 블록이 하나의 캐쉬 라인에 사상될 경우 블록의 충돌에 의한 접근 실패율이 집합연관 캐쉬에 비해 높아진다. 본 논문에서는 OpenRISC 코어의 직접사상의 단점을 개선하기 위해 사원 집합연관 캐쉬 구조를 제시한다. 제시한 캐쉬는 주 메모리의 네 개의 블록이 하나의 캐쉬 라인에 사상되는 구조로서 직접사상 캐쉬에 비해 접근 실패율이 감소한다. 또한 라인 교체 방식으로 Pseudo-LRU 방식을 채택하여 LRU 정보를 저장하는 비트 수를 감소시켰다. FPGA 에뮬레이션을 이용하여 사원 집합연관 캐쉬를 포함한 OpenRISC 코어를 검증하였고, 테스트 프로그램을 이용하여 성능을 측정한 결과, 사원 집합연관 캐쉬를 포함한 OpenRISC 코어의 성능이 기존의 OpenRISC 코어의 성능에 비해 약 50% 향상되었고, 미스율은 15%이상 감소하였다.

#Cache #set-associative #OpenRISC

참고문헌 (12)

참고문헌 신청

1. [학술지(정기간행물)] - 김동욱 / 1996 / 고속 RISC 프로세서를 위한 개상 캐쉬 구조 / 정보과학회논문지 23 (9) : 887 ~ 898

2. [단행본] - David A. Patterson / 2004 / Computer Organization and Design,3rd Edition / Morgan Kaufmann Pub : 594 ~

3. [단행본] - William Stallings / 2005 / Computer Organization and Architecture,7th Edition / PrenticeHall : 754 ~

4. [단행본] - 경종민 / 2000 / 고성능 마이크로프로세서 구조 및 설계 방법 / 대영사 : 475 ~

5. [학술지(정기간행물)] - Mark D.Hill / 1998 / A case for direct-mapped caches / Computer, IEEE JNL 21 (12) : 25 ~ 40

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