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한국통신학회 한국통신학회논문지 한국통신학회논문지 제32권 제12호(무선통신)
발행연도
2007.12
수록면
1,311 - 1,319 (9page)

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본 논문에서는 UHF 대역 RFID 수동형 태그의 디지털 회로부 구현을 위한 VHDL 설계과정을 보인다. 태그의 동작은 EPCglobal Class1 Gen2 표준을 지원하며 합성과 구현과정을 거친 타이밍 시뮬레이션 결과를 통해 검증하였다. 수 미터의 인식거리로 인해 Frame-Slotted Aloha를 사용하는 환경에서, 단위시간당 태그 인식률을 향상시키기 위해서는 리더 명령에 대한 빠른 처리와 응답을 할 수 있는 디지털 회로 설계가 필요하다. 본 설계는 Pipeline 처리 구조를 기반으로 직렬 입력 신호에 대한 응답지연의 최소화를 목표로 하였다. 또한, 효율적인 다중 접속 명령들의 처리와 태그의 데이터 전송 속도의 오차를 낮추기 위해 리더의 Preamble과 PIE 디코딩을 위한 샘플링 과정을 제안하였다. FPGA 검증을 위한 Place & Route 후 다중 태그 상황을 감안한 테스트 벤치 시뮬레이션 결과, 표준상의 최대 송수신 데이터 전송 속도에서 디코딩 및 인코딩 을 위한 최소 요구 시간 보다 빠른 처리 결과를 확인 할 수 있었다.
#RFID #GEN2 #FPGA #VHDL #Passive tag

목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. EPC Class1 Generation2 표준
Ⅲ. 프로토콜 처리기의 설계
Ⅳ. 시뮬레이션
Ⅴ. 결론
참고문헌

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