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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2007.2
- 수록면
- 62 - 68 (7page)
이용수
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본 논문에서는 메모리와 곱셈기가 내장된 고속 FPGA(Field Programmable Gate Array)에서 효율적으로 구현할 수 있는 정수 나눗셈 알고리즘을 제안하였다. 제안된 알고리즘은 메모리를 이용한 Look-up Table(LUT)과 곱셈기를 사용하여 반복 계산(Iteration)구조로 FPGA의 자원을 최소화할 수 있으며 반복연산 횟수가 일반적으로 알려진 뺄셈 또는 뺄셈-곱셈에 의한 나눗셈 알고리즘에 비해 매우 적어 Latency를 최소화 할 수 있다. Xilinx사의 Virtex-4 FPGA에 VHDL coding을 통해 Pipeline구조로 구현한 결과 17bit의 정수 나눗셈을 300MSPS( Mega Sample per Second)의 속도로 수행하였다. 또한 일반적으로 사용되고 있는 뺄셈 또는 뺄셈-곱셈 구조에 비해 FPGA의 소요자원인 Slices의 경우 1/6이하, 곱셈기-누산기 수는 1/4이하로 줄일 수 있었으며, 입출력 간의 지연 Latency를 1/3이하로 줄일 수 있어 다른 알고리즘에 비해 매우 효율적인 구조임을 확인하였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 양의 정수 역수 알고리즘
Ⅲ. 정수 나눗셈
Ⅳ. 나눗셈 알고리즘의 FPGA 구현
Ⅴ. 결론
참고문헌
저자소개
참고문헌 (7)
참고문헌 신청
1. [학술지(정기간행물)] - / 2000.6. / Talory 전개식을 이용한 나눗셈 연산기의 VLSI설계 : 6 ~ 9
2. [학술지(정기간행물)] - / 2004.9 / 고속 십진 나눗셈을 위한 혼합 알고리즘 41 (5) : 82 ~ 84
3. [학술지(정기간행물)] - / 2006.7. / NLMS 적응 필터의 FPGA 구현에 적합한 효율적인 정수 나눗셈 알고리즘 33 : 319 ~ 320
4. [학술지(정기간행물)] - / 2002 / Fundamentals of Adaptive Filtering : 214 ~ 218
5. [학술지(정기간행물)] - / 1997 / Design Issue Dvision and Other Floating-Point operation 46 (2) : 154 ~ 161
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