Efficient Test Data Compression and Low Power Scan Testing for System - On - a - Chip(SOC)

정준모; 박병수

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자료유형: 학술저널

저자정보: 정준모 박병수

저널정보: 한국콘텐츠학회 한국콘텐츠학회논문지 한국콘텐츠학회논문지 제5권 제1호

발행연도: 2005.2

수록면: 229 - 236 (8page)

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System-On-a-Chip(SOC)을 테스트하는 동안에 요구되는 테스트 시간과 전력소모는 SOC내의 IP 코어의 개수가 증가함에 따라서 매우 중요하게 되었다. 본 논문에서는 수정된 스캔래치 재배열을 사용하여 scan-in 전력소모와 테스트 데이터의 양을 줄일 수 있는 새로운 알고리즘을 제안한다. 스캔 벡터 내의 해밍거리를 최소화하도록 스캔 래치 재배열을 적용하였으며 스캔 래치 재배열을 하는 동안에 스캔 벡터 내에 존재하는 don't care 입력을 할당하여 저전력 및 테스트 데이터 압축을 하였으며 ISCAS 89 벤치마크 외호에 적용하여 모든 경우에 있어서 테스트 데이터를 압축하고 저전력 스캔 테스팅을 구현하였다.

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[학술지(정기간행물)] - / 1998. / Built-in self testing of sequential circuits using precomputed test sets : 418 ~ 423

[학술지(정기간행물)] - / 1999. / Deterministic built-in pattern generation for sequential circuits 15 : 97 ~ 115

[학술지(정기간행물)] - / 1998. / Test vector decompression via cyclical scan chains and its application to tesing core-based design : 458 ~ 464

[학술지(정기간행물)] - / 1966. / Run-Length encoding it-12 : 399 ~ 401

[학술지(정기간행물)] - / 1974.2001.2001.2001.1998. / Image data compression by predictive coding 18 20 37 (3 24) : 164 355 42 1434 256 ~ 368 47 1436 262

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