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논문 기본 정보

자료유형
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저널정보
Korean Institute of Information Scientists and Engineers 정보과학회논문지 : 시스템 및 이론 정보과학회논문지 : 시스템 및 이론 제32권 제11·12호
발행연도
2005.12
수록면
629 - 639 (10page)

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이 논문의 연구 히스토리 (2)

2005

ML - AHB 버스 매트릭스 구현 방법의 개선
황수연 ,  장경선 정보과학회논문지 : 시스템 및 이론 2005.12 학술저널

2004

버스 매트릭스 구현 및 ML(Multi-Layer) AHB 를 위한 테스트 환경
황수연 ,  장경선 한국정보과학회 학술발표논문집 2004.10 학술대회자료

초록· 키워드

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시스템 온 칩 설계에서 온 칩 버스는 전체 시스템의 성능을 결정하는 중요한 요소이다. 특히 프로세서, DSP 및 멀티미디어 IP와 같이 보다 높은 버스 대역폭을 요구하는 IP가 사용될 경우 온 칩 버스의 대역폭 문제는 더욱 심각해진다. 이에 따라 최근 ARM 사에서는 고성능 온 칩 버스 구조인 ML-AHB 버스 매트릭스를 제안하였다. ML-AHB 버스 매트릭스는 시스템 내의 다중 마스터와 다중 슬레이브간의 병렬적인 접근 경로를 제공하여 전체 버스 대역폭을 증가시켜주고, 최근 많은 프로세서 요소들을 사용하는 휴대형 기기 및 통신 기기 등에 적합한 고성능 온 칩 버스 구조이다. 하지만 내부 컴포넌트인 입력 스테이지와 무어 타입으로 구현된 중재 방식으로 인해 마스터가 새로운 전송을 수행할 때 또는 슬레이브 레이어를 변경할 때 마다 항상 1 클럭 사이클 지연 현상이 발생된다. 본 논문에서는 이러한 문제점을 해결하기 위해 기존 ML-AHB 버스 매트릭스 구조를 개선하였다. 기존 버스 매트릭스 구조에서 입력 스테이지를 제거하고, 개선된 구조에 적합하도록 중재 방식을 변경하여 1 클럭 사이클 지연 문제를 해결하였다. 개선된 결과 4-beat incrementing 버스트 타입으로 다수의 트랜잭션을 수행할 경우, 기존ML-AHB 버스 매트릭스에 비해 전체 버스 트랜잭션 종료 시간 및 평균 지연 시간이 각각 약 20%, 24% 정도 짧아졌다. 또한 FPGA의 슬라이스 수는 기존의 ML-AHB 버스 매트릭스보다 약 22% 정도 감소하였고, 클럭 주기도 약 29% 정도 짧아졌다.

목차

요약

Abstract

1. 서론

2. 기존 ML - AHB 버스 매트릭스의 구조

3. 개선된 ML - AHB 버스 매트릭스의 구조

4. 실험

5. 결론 및 향후 과제

참고문헌

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