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논문 기본 정보

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저널정보
대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제42권 제11호
발행연도
2005.11
수록면
23 - 32 (10page)

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회로도면 자동생성 분야는 지난 수십 년간 HDL기반 설계과정에서 사용되어 왔다. 그러나 회로 도면은 더욱 복잡해져서 레지스터 및 시스템 레벨에서 자동 생성된 회로도면을 보고 신호의 흐름을 파악하기 어렵다. 이와 같이 복잡해진 회로도면의 가독성을 향상시키기 위해 본 논문에서는 4가지 기법, 즉 ⅰ) 심볼이나 터미널들과 같이 반복되는 회로 패턴을 벡터 형태로 치환, ⅱ) 피드백 루프 절단 알고리즘 개선, ⅲ) 번들 네트 생성시 발생하는 다단 연결을 간결 화할 수 있는 압축 탭, ⅳ) 연결도에 따라 블록열을 구분하고 정렬하는 알고리즘을 제안한다. 제안된 회로도면 생성 기법의 효용성을 확인하기 위해 도면 자동생성 프로그램을 개발하고, 계층적으로 설계된 미디어 프로세서의 다양한 모듈의 도면을 생성시켰다. 실험한 결과 도면 면적을 비롯하여 배선 수, 길이 등을 90%까지 감소시키고 가독성을 높이는 효과를 보였으며 블록의 분산 및 빈 공간 발생을 억제하는 효과를 보였다.

목차

요약

Abstract

Ⅰ. 서론

Ⅱ. 회로 도면의 자동생성

Ⅲ. 이슈 및 접근 방법

Ⅳ. 알고리즘

Ⅴ. 실험 및 고찰

Ⅵ. 결론

참고문헌

저자소개

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[학술지(정기간행물)] - M. May / May1983. / Placement and Routing for Logic Schematics 15 : 115 ~ 122 google schola [학술지(정기간행물)] - Stephen T. Frezza / July1993. / IEEE Transaction on CAD of IC&S 12 : 956 ~ 973 google schola [학술지(정기간행물)] - / 1991.02 / A Hybrid Approach to Automatic Schematic Generation Proceedings of the European Conference on Design Automation : 419 ~ 423 google schola [학술지(정기간행물)] - G.M. Swinkels / 1990.12 / Schematic Generation with an Expert System 9 (12) : 1289 ~ 1306 google schola [학술지(정기간행물)] - Tsung D. Lee / 1989.11 / Structure Optimization in Logic Schematic Generation : 330 ~ 333 google schola

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