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Korean Institute of Information Scientists and Engineers (구)정보과학회논문지 정보과학회논문지 제22권 제6호
발행연도
1995.6
수록면
923 - 933 (11page)

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본 논문은 수퍼스칼라 마이크로프로세서 YS6내의 디코더와 코드 유닛의 내부 구성도와 디코딩 알고리즘을 제안한다. 디코더 유닛은 레지스터 종속성 회로를 두어 종속성이 없는 단순한 명령어의 경우, 두개의 명령어를 동시에 처리하도록 설계하여 CPI(Clock Per Instruction)를 최대 0.5까지 줄였다. 또한 i486에서의 동시 처리가 불가능했던 변위(displacement)와 즉치(immediate)를 동시에 처리하게 하였다. 한편, 코드 유닛안에 특권레벨 검증회로(privilege level check logic)를 두어 프로그램의 제한된 접근만 허용하였으며, 마이크로 코드는 한개의 매크로 명령어에 대해 두개의 파이프를 이용함으로써 i486에 비해 명령어당 소요되는 클럭 수를 약 43% 감소시켰다. 또한 디코더와 코드 유닛에서의 마이크로 제어신호 발생시 간접코딩방식을 사용하여 마이크로 코드롬의 크기와 디코더내의 PLA크기를 줄였다. 보호모드 명령어인 경우, 세그멘트 디스크립터 캐쉬를 이용하도록 마이크로 코드를 설계하여, 세그멘트의 검증시에 디스크립터와 셀렉터 값을 디스크립터 캐쉬에 저장, 특권레벨 검사를 하지 않고 곧바로 이용가능케 함으로써 6클럭 이상의 감소를 얻었다. 이와 같은 방법으로 성능을 향상시켜 i486을 능가하고 Pentium의 성능과 동등한 마이크로프로세서의 설계를 가능케 하였다.

목차

요약

Abstract

1. 서론

2. 수퍼스칼라 마이크로 프로세서 YS6의 특성

3. 디코더 유닛(Decoder Unit)

4. 코그 유닛(Code Unit)의 구조

5. 시뮬레이션 및 결과고찰

6. 결론

참고문헌

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