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이용수
요약
ABSTRACT
1. 서론
2. Self-timed 시스템
3. Self-timed 시스템의 동작 모델
4. Weaker Condition에 의거한 동작 모델
5. Weak condition과 weaker condition의 비교
6. 결론 및 앞으로의 연구 방향
참고문헌
저자소개
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Weaker condition : 효율적인 Self - timed 회로의 설계 이론
한국정보과학회 학술발표논문집
1992 .10
조합논리회로의 결합검출 ( Fault Detection in Combinational Circuits )
전자공학회지
1974 .11
저전력 소모 조합 회로의 설계를 위한 효율적인 알고리듬 ( An Efficient Algorithm for the Design of Combinational Circuits with Low Power Consumption )
한국통신학회논문지
1996 .05
모듈 분할 방식에 의한 조합 다치 논리 회로 구성이론 ( A Construction Theory of Combinational Multiple Valued Circuits by Modular Decomposition )
한국통신학회논문지
1989 .10
조합회로에 대한 고장 진단 검사신호 생성 ( Diagnostic Test Pattern Generation for Combinational Circuits )
전자공학회논문지-C
1999 .09
조합논리회로의 고장 검출율 개선을 위한 회로분할기법 ( Circuit Partitioning to Enhance the Fault Coverage for Combinational Logic )
전자공학회논문지-C
1998 .04
조합논리회로에 대한 개선된 자동시험패턴 발생에 대한 연구 ( Automatic Test pattern Generation of Combinational Logic Circuits )
특정연구 결과 발표회 논문집
1988 .01
조합논리회로에 대한 개선된 자동시험패턴 발생에 대한 연구 ( Automatic Test Pattern Generation of Combinational Logic Circuits )
한국통신학회 학술대회논문집
1988 .01
저전력 비동기식 시스템 설계를 위한 혼합형 dual-rail data encoding 방식 제안 및 검증
전자공학회논문지
2014 .07
기초회로실험을 통한 여러 가지 회로 설계
대한전자공학회 학술대회
2014 .11
분할 방법을 이용한 저전력 조합 회로 합성 알고리즘 ( An Efficient Partitioning-based Algorithm for the Synthesis of Low-power Combinational Circuits )
한국통신학회논문지
1998 .02
유사조합 회로로의 변환에 기초한 부분 스캔 기법을 이용한 디지탈 순차 회로의 테스트 기법 연구
전기학회논문지
1994 .03
CMOS 조합 논리 회로에서의 전력 가 기법
대한전자공학회 학술대회
1996 .11
CMOS 조합 논리 회로에서의 전력 평가 기법 ( The Method Power Estimation in CMOS Combinational Circuits )
대한전자공학회 학술대회
1996 .11
조합논리회로의 기호적 신뢰도 계정
한국통신학회논문지
1982 .03
조합논리회로의 기호적 신뢰도 계정 ( Symbolic Reliability Evaluation of Combinational Logic Circuit )
한국통신학회지(정보와통신)
1982 .01
조합회로에 대한 게이트 지연 검사 패턴 생성기의 속도 향상에 관한 연구 ( A Study on Speed Improvement of Gate Delay Test Generator for Combinational Circuits )
대한전자공학회 학술대회
1998 .11
조합회로에 대한 게이트 지연 검사 패턴 생성기의 속도 향상에 관한 연구
대한전자공학회 학술대회
1998 .11
일정 트랜스컨덕턴스 gm를 갖는 저전압 Rail-to-Rail 연산증폭기의 입력단 회로의 설계
대한전자공학회 학술대회
1998 .11
신경회로망을 이용한 조합 논리회로의 테스트 생성 ( Test Generation for Combinational Logic Circuits Using Neural Networks )
전자공학회논문지-A
1993 .09
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