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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 1993.4
- 수록면
- 495 - 504 (10page)
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본 논문에서는 반도체 칩의 밀도가 증가함에 따라 판독신호에서의 제약조건을 극복하고 기존의 1T1C DRAM 셀 크기를 축소하기 위해 새로운 BiCMOS 셀 구조를 제안하였다. 이 셀은 기존의 1T1C 셀에 비하여 매우 작으며 작은 면적으로 축소시킬 수 있다. 이 셀은 노드를 함께 공유하여 축적소자, 관득소자, 그리고 기록소자를 가지고 있으므로 매우 작은 셀 면적을 제공해준다. 또한 이 셀은 3개의 다른 소자(MOSFET, JFET, BIPOLAR)들을 3차원적으로 수직으로 병합시켰으므로 단일 MOS 트랜지스터와 동일한 면적을 차지한다. 축소는 사진식각기술과 공정기술 그리고 회로 개선에 의해 만들 수 있다. 이 셀은 1T1C와 같이 전하감지를 하는 대신 전류감지를 사용하므로 복잡한 감지회로가 필요치 않다. 따라서 이 메모리 구조는 차후 고밀도 64메가 DRAM 셀 설계에 적용할 수 있을 것이다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 고밀도 3 - TR. DRAM 셀의 설계
Ⅲ. 공정 순서 및 SPEC.
Ⅳ. 시뮬레이션 및 고찰
Ⅴ. 결론
참고문헌
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