Fault Detection of Logic Circuit by Use of M-Sequence Correlation Method

Chika ,  a Miyata ,  Hi 외 1명

제어로봇시스템학회 국내학술대회 논문집

1993 .10

다중치 논리를 위한 한정 추론

김민구

(구)정보과학회논문지

1992 .04

多値 組合論理回路의 故障診斷에 관한 硏究

임인칠 ,  이재민

(구)정보과학회논문지

1981 .11

조합논리회로의 결함검출시험에 관한 연구 ( A Study on Fault Detection Tests for Combinational Logic Networks )

최흥문

전자공학회지

1978 .01

조합논리회로의 다중결함검출 ( Multiple Fault Detection in Combinational Logic Networks )

고경식 ,  김흥수

전자공학회지

1975 .08

조합논리회로의 결합검출 ( Fault Detection in Combinational Circuits )

고경식 ,  허웅

전자공학회지

1974 .11

전류 센서를 이용한 디지탈 논리 회로의 고장 검출 ( On the Detection of Faults on Digital Logic Circuits using Current Sensor )

신재흥 ,  임인칠

전자공학회논문지-A

1996 .02

3치 논리회로의 고장분석 및 검출 ( Fault Analysis and Detection of Ternary Logic )

김종오 ,  김영건 ,  김흥수

전자공학회논문지-B

1995 .12

논리회로의 고장진단을 위한 퍼지테스트생성 기법

조재희 ,  강성수 ,  김용기

한국지능시스템학회 학술발표 논문집

1996 .11

I2L 배열에 의한 다치논리 회로의 설계 ( Design of Multivalued Logic Circuits using I2L Array )

유인권 ,  성현경 ,  김흥수

대한전자공학회 학술대회

1986 .01

I²L 배열에 의한 다치논리 회로의 설계

유인권 ,  성현경 ,  김흥수

대한전자공학회 학술대회

1986 .12

Hazard Detection Algorithm for Logic Simulation

Min Sup Kang ,  Chul Dong Lee ,  Young Uk Yu 외 2명

JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications

1988 .01

I2L회로에 의한 다치이론함수의 설계 ( Design of Multivalued Logic Functions Using I2L Circuits )

김흥수 ,  성현경

전자공학회지

1985 .07

A Rule - Based Hardware Description Language and Verification of Logic Circuits

조동섭 ,  황희융

한국정보과학회 학술발표논문집

1986 .10

Development of RSFQ Logic Circuits and Delay Time Considerations in Circuit Design

Kang ,  J.H. ,  Kim 외 1명

한국초전도학회 High Temperature Superconductivity

2007 .01

조합 논리 회로의 경로 지연고장 검출을 위한 효율적인 가중화 임의 패턴 생성 방법 ( An Efficient Weighted Random Pattern Generation Method for Detection of a Path Delay Fault in a Combinational Logic Circuits )

이광훈 ,  안철회 ,  이재웅 외 7명

대한전자공학회 학술대회

1995 .01

출력분기가 있는 조합논리회로의 고장검출에 관한 연구 ( A Study on the Fault Detection in Combinational Logic Networks with Fan-out )

임제탁 ,  이근영

전자공학회지

1974 .08

확장논리에 기초한 순차디지털논리시스템 및 컴퓨터구조에 관한 연구

박춘명

한국인터넷방송통신학회 논문지

2008 .01

조합 논리 회로의 경로 지연 고장 검출을 위한 가중화 임의 패턴 테스트 기법 ( A Weighted Random Pattern Testing Technique for Path Delay Fault Detection in Combinational Logic Circuits )

허용민 ,  임인칠

전자공학회논문지-A

1995 .12