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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2002.7
- 수록면
- 16 - 25 (10page)
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본 논문에서는 반도체 집적 회로의 다층 배선 인터커넥트 사이의 기생 인덕턴스를 수치 해석적으로 계산하여 추출하는 방법과 그 적용 예를 보고한다. 기생 인덕턴스를 추출하기 위하여, 3차원 다층배선 구조물에 대해 유한요소법을 이용하여 다층 배선내에서의 전위 분포 및 전류 밀도를 계산하고, 계산된 전류 밀도로부터 자계 에너지를 계산하여 상호 인덕턴스 및 셀프 인덕턴스를 계산하였다. 시뮬레이션 결과의 정확도를 검증하기 위하여 해석적 방법으로 해석이 가능한 간단한 구조에 대하여 시뮬레이션을 수행하여 결과를 비교하였으며, 또다른 응용으로, 13×10.25×8.25 ㎛³ 크기의 4비트 롬 구조에 대하여 시뮬레이션을 수행하였다. 3차원 4비트 롬 구조물의 기생 인덕턴스 추출을 위해서, 유한요소법 적용을 위한 6,358개의 노드와 31,941개의 사면체 메쉬를 생성하였으며, ULTRA 10 워크스테이션에 대해서 소요된 CPU 시간은 약 2분 30초이었으며, 20 메가바이트의 메모리를 사용하였다.
목차
Ⅰ. 서론
Ⅱ. 전류밀도 및 전력손실 계산 모델
Ⅲ. 셀프 및 상호 부분 인덕턴스 계산 모델
Ⅳ. 시뮬레이션
Ⅴ. 결론
참고문헌
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