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논문 기본 정보

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대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제40권 제9호
발행연도
2003.9
수록면
94 - 104 (11page)

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이 논문의 연구 히스토리 (2)

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기존의 나눗셈 연산기들은 대부분 반복적인 방식으로 연산을 수행하여 왔으나, 최근에는 파이프라인드 나눗셈 연산기에 대한 연구가 시도되고 있다. 현재 발표된 파이프라인 나눗셈 연산기는 큰 사이즈의 룩업테이블을 필요로 하기 때문에 면적을 크게 차지한다는 단점이 있다. 본 논문에서는 기존의 파이프라인드 나눗셈 연산기에 비해 룩업테이블을 크게 줄여, 비용에 효과적인 파이프라인 나눗셈 연산기를 제안한다. 제안하는 나눗셈 연산기는 단정밀도에서 3 사이클의 지연시간를 가지며, P. Hung의 방식에 비하여 약 30퍼센트 정도의 면적을 줄일 수 있다.

목차

Ⅰ. 서론

Ⅱ. Related Works

Ⅲ. Proposed Divider Architecture

Ⅳ. Error Analysis

Ⅴ. Comparison whti other algorithms

Ⅵ. Conclusion

참고문헌

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