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논문 기본 정보

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한국통신학회 한국통신학회논문지 한국통신학회논문지 제28권 7B호
발행연도
2003.7
수록면
647 - 659 (13page)

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LPM(Longest Prefix matching)searching in IP address lookup is a major bottleneck of IP packet processing in the high speed router. In the conventional lookup table for the LPM searching in CAM(Content Addressable Memory) the complexity of fast update take O(1). In this paper, we designed pipeline architecture for fast update of O(1) cycle of lookup table and high throughput and low area complexity on LPM searching. Lookup-table architecture was designed by CAM(Content Addressable Memory)array that uses 1bit RAM(Random Access Memory)cell. It has three pipeline stages. Its LPM searching rate is affected by both the number of key field blocks in stage 1 and stage 2, and distribution of matching point. The RTL(Register Transistor Level) design is carried out using Verilog-HDL. The functional verification is thoroughly done at the gate level using 0.35㎛ CMOS SEC standard cell library.

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