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논문 기본 정보

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한국통신학회 한국통신학회논문지 한국통신학회논문지 제28권 7A호
발행연도
2003.7
수록면
547 - 556 (10page)

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This paper proposes a novel arithmetic unit over GF(2m) for low-area elliptic curve cryptographic processor. The proposed arithmetic unit, which is linear feed back shift register (LFSR) architecture, is designed by using hardware sharing between the binary GCD algorithm and the most significant bit(MSB)-first multiplication scheme, and it can perform both division and multiplication in GF(2m). In other word, the proposed architecture produce division results at a rate of one per 2m-1 clock cycles in division mode and multiplication results at a rate of one per m clock cycles in multiplication mode. Analysis shows that the computational delay time of the proposed architecture, for division, is less than previously proposed dividers with reduced transistor counts. In addition, since the proposed arithmetic unit does not restrict the choice of scalability with respect to the field size m. Therefore, the proposed novel architecture can be used for both division and multiplication circuit of elliptic curve cryptographic processor. Specially, it is well suited to low-area applications such as smart cards and hand held devices.

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