상위 단계에서의 설계 검증을 위한 회로 추출 시스템

이용재 ,  문인호 ,  황선영

대한전자공학회 학술대회

1990 .11

동기 시스템의 타이밍 설계 및 검증 ( Timing Design and Verification of Synchronous Systems )

김영환

CAD 및 VLSI 설계연구회지

1995 .01

상위 단계에서의 설계 검증을 위한 회로 추출 시스템 ( Circuit Extraction System for Higher-Ievel Design Verification )

이용재 ,  문인호 ,  황선영

대한전자공학회 학술대회

1990 .11

계층적 설계 환경 하에서 일관된 타이밍 분석을 위한 Box 추상화 알고리즘

한상용

한국정보과학회 학술발표논문집

1999 .04

정적타이밍 분석을 이용한 메가셀의 타이밍 모델링 ( Timing Modeling of Megacell Using Static Timing Analysis )

김한빈 ,  오기식 ,  최규명 외 1명

대한전자공학회 토론회

1996 .01

정적타이밍 분석을 이용한 메가셀의 타이밍 모델링

김한빈 ,  오기식 ,  최규명 외 1명

대한전자공학회 학술대회

1996 .07

Multi-level 함수 표현법을 이용한 논리 설계 검증

김수선 ,  조중휘 ,  정정화

대한전자공학회 학술대회

1986 .06

Multi-level 함수 표현법을 이용한 논리 설계 검증 ( Logic Design Verification using A Representation of Multi-level Function )

김수선 ,  조중휘 ,  정정화

대한전자공학회 학술대회

1986 .01

게이트 레벨 논리 검증 시스템 ( A Gate Level Logic Verification System )

최훈규 ,  김성수 ,  권용준 외 1명

대한전자공학회 학술대회

1987 .05

BDD를 이용한 논리 검증 시스템의 설계 ( Design of a Logic Verification System Using BBD )

허훈 ,  정용준 ,  황선영

대한전자공학회 학술대회

1993 .01

상위단계 합성에서의 타이밍 최적화를 위한 버퍼 삽입 활용

박상도 ,  김태환

대한전자공학회 학술대회

2009 .05

타이밍과 면적 제약 조건을 고려한 클럭게이팅 로직 추출과 배치

김태환 ,  김태환

대한전자공학회 학술대회

2016 .11

기가 스케일 SoC를 위한 통합 설계 방법론 및 검증 플랫폼

김정훈

전자공학회논문지-SD

2010 .02

계층적 Logic Capture 시스템의 설계 및 구현

김태형 ,  전주식

한국정보과학회 학술발표논문집

1986 .10

다치논리를 적용한 D/A 변환기의 설계

이철원 ,  한성일 ,  최영희 외 2명

대한전자공학회 학술대회

2003 .07

IR-UWB 시스템에서 상관 검출 수신기를 위한 디지털 미세 타이밍 추적기

고석준

한국통신학회논문지

2006 .09

조합논리회로의 타이밍 최적화를 위한 테크놀로지 매핑 알고리듬에 관한 연구 ( A Study on Technology Mapping Algorithm for Timing Optimization of Combinational Logic Circuits )

주진태 ,  이재흥 ,  정정화

대한전자공학회 학술대회

1991 .11

동시적 부분스캔 고장검출도 / 타이밍 최적화를 위한 논리변환 ( Logic Transformations for Concurrent Partial-scan Testability / Timing Optimization )

양세양

대한전자공학회 학술대회

1997 .01

새로운 순차 타이밍 최적화 기법 ( A New Sequential Timing Optimization Technique )

양세양 ,  송해진 ,  김종안 외 1명

대한전자공학회 학술대회

1993 .07

새로운 순차 타이밍 최적화 기법

양세양 ,  송해진 ,  김종안 외 1명

대한전자공학회 학술대회

1993 .07