VLSI의 논리회로 최적화를 위한 Rule-Based System ( A Rule-Based System for Logic Optimization of VLSI )

이성봉 ,  이재흥 ,  정정화

대한전자공학회 학술대회

1985 .01

VLSI의 논리 회로 최적화를 위한 Rule-Based System

이성봉 ,  이재흥 ,  정정화

대한전자공학회 학술대회

1985 .06

다출력조합논리함수의 단위화방법 ( A Method for Simplifying Multiple-Output Combinational Logic Functions )

고경식

전자공학회지

1970 .12

조합논리회로를 위한 새로운 Path-Based 타이밍 최적화 알고리듬 ( Path-based New Timing Optimization Algorithm for Combinational Networks )

양세양 ,  홍봉희

전자공학회논문지-A

1992 .09

Combinational Logic Optimization for a Hardware based HEVC Transform

Anish Tamse ,  Hyuk Jae Lee ,  Chae Eun Rhee

한국방송미디어공학회 학술발표대회 논문집

2014 .11

조합논리회로의 결함검출시험에 관한 연구 ( A Study on Fault Detection Tests for Combinational Logic Networks )

최흥문

전자공학회지

1978 .01

VLSI 게이트 레벨 논리설계 최적화를 위한 Rule-Based 시스템 ( A Rule-Based System for VLSI Gate-Level Logic Optimization )

이성봉 ,  정정화

전자공학회논문지

1989 .01

조합논리회로의 다중결함검출 ( Multiple Fault Detection in Combinational Logic Networks )

고경식 ,  김흥수

전자공학회지

1975 .08

조합논리회로에 대한 개선된 자동시험패턴 발생에 대한 연구 ( Automatic Test pattern Generation of Combinational Logic Circuits )

안광선 ,  강병욱 ,  김종훈

특정연구 결과 발표회 논문집

1988 .01

조합논리회로에 대한 개선된 자동시험패턴 발생에 대한 연구 ( Automatic Test Pattern Generation of Combinational Logic Circuits )

안광선 ,  강병욱 ,  김종훈

한국통신학회 학술대회논문집

1988 .01

조합논리회로의 타이밍 최적화를 위한 테크놀로지 매핑 알고리듬에 관한 연구 ( A Study on Technology Mapping Algorithm for Timing Optimization of Combinational Logic Circuits )

주진태 ,  이재흥 ,  정정화

대한전자공학회 학술대회

1991 .11

조합다치논리함수의 실현 ( Realization of Combinational Multiple-Valued Logic Function using Multiple Valued PLA )

남효성 ,  최재석 ,  박춘명 외 4명

대한전자공학회 학술대회

1989 .07

OVAG를 이용한 다치조합논리함수의 설계 기법

윤병희 ,  김흥수

한국산업정보학회 학술대회논문집

1999 .05

조합논리회로의 기호적 신뢰도 계정

吳英煥

한국통신학회논문지

1982 .03

조합논리회로의 기호적 신뢰도 계정 ( Symbolic Reliability Evaluation of Combinational Logic Circuit )

오영환

한국통신학회지(정보와통신)

1982 .01

결정도에 기초한 다중출력조합디지털논리시스템

박춘명

한국정보통신학회논문지

2005 .10

신경회로망을 이용한 조합 논리회로의 테스트 생성 ( Test Generation for Combinational Logic Circuits Using Neural Networks )

김영우 ,  임인칠

전자공학회논문지-A

1993 .09

조합논리회로의 결합검출 ( Fault Detection in Combinational Circuits )

고경식 ,  허웅

전자공학회지

1974 .11

신경회로망을 이용한 조합 논리회로의 테스트 생성 ( Automatic Test Generation for combinational Logic Circuits Using Neural Networks )

김근수 ,  신종훈 ,  하상진 외 5명

대한전자공학회 학술대회

1992 .11